matlab fpga in the loop(fil)

FIL 的概念是把FPGA 接入到 Simulink 仿真环境中, Simulink 生成的激励通过JTAG 把激励灌到FPGA 里，
然后再通过JTAG 把结果返回给 Simulink, 除了用JTAG 通信外还可以通过网络来交换数据

FIL New FPGA Board

新建板子参考: New FPGA Board Wizard 和 Create Xilinx KC705 Evaluation Board Definition File
在 Matlab 输入 fpgaBoardManager 打开 FPGA Board Manager

FIL 接口这里为了方便就选JTAG 了, 即使用仿真器来在Matlab 和 FPGA 中建立通讯
当然也可以选择 Ethernet, 但是这个需要填的IO 会比较多
IO Standard 是根据真实的 Quartus 工程填的, 貌似也可以留空

可以看到新建板子只需要要指定时钟, 复位脚, 以及时钟频率, 以及通讯方式即可

利用FIL 仿真PID

参考: Verify HDL Implementation of PID Controller Using FPGA-in-the-Loop

启动 Matlab

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LD_LIBRARY_PATH=$LD_LIBRARY_PATH:/opt/intelFPGA/21.1/quartus/linux64 matlab &

由于我是在Linux 上运行Matlab, 如果不设置 LD_LIBRARY_PATH 的话, 会报 " Failed to load shared library libsld_hapi_dll_loader.so " 的错误
但是又不想加到 ~/.zshrc 里, 因为这样会影响别的软件, 就只有在启动 matlab 的时候临时指定 LD_LIBRARY_PATH

打开 fil_pid.slx

在Matlab 上运行

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cd(setupExample('hdlverifier/VerifyHDLImplementationOfPIDControllerUsingFPGAintheLoopExample', fullfile(matlab.internal.examples.getExamplesDir, 'hdlverifier', 'VerifyPIDFIL')))